TSMC가 2026년 하반기 1.6나노(나노미터·1나노는 10분의1 미터) 공정 양산에 들어간다는 계획을 발표했다. 2025년과 2027년 투입 예정인 2나노, 1.4나노 공정 사이 간격을 채우겠다는 전략이다. 인텔이 당장 올해 말부터 1.8나노 공정 양산에 돌입하며 파운드리 1위 자리를 노리고 있어서다. TSMC는 인텔과 다르게 ASML의 최첨단·초고가 장비도 필요없다며 세계 최대 파운드리로서의 자신감을 드러냈다. 

대만 공상시보·로이터통신 등에 따르면 TSMC는 24일(현지시간) 미국 캘리포니아 샌타클래라에서 북미 기술 심포지엄을 열고 'A16' 공정 계획을 깜짝 발표했다. 'A16'은 1.6나노 공정을 뜻한다. 

TSMC가 그동안 공개해 온 2025년 2나노, 2027년 1.4나노 공정 계획 사이 1.6나노라는 '가교'를 둬, 파운드리 복귀를 선언한 인텔에 대응한다는 전략으로 보인다. 현재 TSMC와 삼성전자는 3나노 공정을 양산 중인데, 인텔이 올해 말부터 1.8나노 공정 양산에 착수하기 때문이다. 

미위제 TSMC 수석 부사장 겸 공동 최고운영책임자(COO)는 이날 "A16 기술을 통해 칩 뒷면에서 전력을 공급할 수 있어 AI 칩의 속도를 높일 수 있다"면서 "이는 인텔과 경쟁하고 있는 분야"라고 말했다. 

특히 TSMC는 인텔과 다르게 미세공정에서 ASML의 장비를 활용하지 않을 전망이다. 장샤오창 TSMC 사업개발담당 수석부사장은 "AI 칩에 대한 수요 때문에 예상보다 빨리 A16 칩 제조 프로세스를 개발했다"면서 "ASML의 차세대 극자외선(EUV) 장비(하이 NA)를 사용할 필요는 없을 것 같다"고 설명했다.

하이 NA는 반도체 회로를 더 세밀하게 그릴 수 있는 ASML의 차세대 장비로, 7나노 공정 이후 파운드리를 사실상 포기했던 인텔이 앞세운 '무기'이기도 하다. 인텔은 지난해 말 TSMC와 삼성을 제치고 ASML로부터 하이 NA를 가장 먼저 공급받았다. 최근에는 미국 오리건주 연구개발(R&D) 센터에 이 장비를 설치한 것으로 알려졌다. 인텔은 이를 통해 2027년부터 1.4나노 공정 양산에 돌입해 TSMC와 삼성을 추월한다는 계획이다. 

반면 TSMC가 하이 NA 도입을 서두르지 않는 건 이에 따른 리스크가 커서다. TSMC는 2나노 공정부터 새로운 트랜지스터 구조인 게이트올어라운드(GAA) 기술을 적용할 예정이다. GAA는 삼성전자가 3나노 공정에 적용한 기술로, 누설 전류를 막을 수 있다는 장점이 있다. 다만 새로운 트랜지스터 구조를 도입하면 첫 1년여간은 시행착오가 불가피한데, 여기에 장비까지 바꾸게 되면 생산 차질을 빚을 우려가 커지기 때문이다. 이에 TSMC는 당장 하이 NA를 도입하기보다, 기존 EUV를 두 번 활용하는 방식으로 2나노 이하 양산을 시작할 계획인 것으로 보인다.

더욱이 하이 NA는 가격이 대당 3억7300만 달러(약 5140억원)로 고가인 데다 공급 가능량도 1년에 10대 정도로 제한적이다. TSMC가 고객사의 주문을 소화하기 위해서는 막대한 투자가 필요한 것은 물론, 투자를 한다고 하더라도 하이 NA의 연간 생산량으로는 안정적으로 주문을 소화하기 힘들다. 

TSMC가 인텔과의 정면 승부를 예고하면서 올해 말 1.8나노 공정 도입으로 파운드리 왕좌를 되찾겠다는 인텔의 야심에는 제동이 걸렸다. 

로이터는 "이날 TSMC의 발표는 1.4나노급 반도체 양산에서 TSMC를 추월할 것이란 인텔의 주장에 의문을 던졌다"고 짚었다.