카이스트, 5단 수직 적층 반도체 트랜지스터 개발…새 기술적 돌파구 제시

개발된 수직 집적 실리콘 나노선 채널 기반의 트랜지스터의 도식화(제일 왼쪽)와 서로 다른 방향에서 단면을 관찰한 주사 전자 현미경 사진(가운데), 투과 전자 현미경 사진(제일 오른쪽). 도식화에서 'S'와 'D'는 전자의 공급을 위한 소스(source)와 전자의 수급을 위한 드레인 (drain)을 의미한다. 'G'는 게이트(gate)로서 소스로부터 드레인으로 전자가 이동할 수 있는 채널의 형성과 차단을 제어하는 일종의 스위치로서의 역할을 한다. 가운데에 위치한 주사 전자 현미경 사진은 도식화에서 a-a' 방향의 단면 사진을 나타낸다. 20nm 급 크기의 실리콘 나노선들이 마치 사람의 갈비뼈와 유사한 형태를 띠면서 수직 방향으로 균일하게 적층되어 있는 것을 확인 할 수 있다. 가장 오른쪽에 위치한 투과 전자 현미경 사진은 도식화의 b-b' 방향의 단면 사진을 나타낸다. 게이트의 역할을 위한 폴리실리콘이 실리콘 나노선을 전면에서 감싸고 있는 전면-게이트 구조가 뚜렷하게 확인된다. 삽도는 그 중 한 개의 실리콘 나노선을 나타내고 있다. 이 그림에서 폴리실리콘과 실리콘 나노선 사이에 절연을 위한 게이트 산화막이 확인된다. [사진=카이스트 제공]

아주경제 최서윤 기자 = 카이스트는 이병현 전기및전자공학부 연구원과 강민호 나노종합기술원 박사가 실리콘 기반의 5단 수직 적층 반도체 트랜지스터를 개발하고 이를 이용한 비휘발성 메모리 개발에도 성공했다고 23일 밝혔다. 지속적 소형화로 인해 기술적 한계에 부딪힌 반도체 트랜지스터 분야에 새로운 돌파구를 제시할 것으로 기대된다.

반도체 트랜지스터 분야는 모든 전자기기의 핵심 구성요소로 국내 산업과 경제 발전에 큰 영향을 끼쳤다. 세계적 추세에 따라 치열한 소형화를 통해 생산성과 성능의 향상을 거듭했으나 최근 10나노미터 시대에 접어들며 제작 공정의 한계 및 누설전류로 인한 전력소모 문제가 커지고 있다.

학계 및 산업계는 문제 해결을 위해 전면-게이트 실리콘 나노선 구조를 개발했다. 이는 누설전류 제어에 가장 효과적인 구조로 저전력 트랜지스터 개발에 이용됐다. 그러나 이 역시 소형화에 따른 나노선 면적 감소로 성능 저하의 한계가 있었다.

이병원 연구원과 강민호 박사 연구팀은 전면-게이트 실리콘 나노선을 수직으로 5단으로 쌓아 문제를 해결했다. 이 5단 적층 실리콘 나노선 채널을 보유한 반도체 트랜지스터는 단일 나노선 기반의 트랜지스터보다 5배의 향상된 성능을 보였다. 또한 수직 적층 나노선 구조는 말 그대로 위로 쌓기 때문에 단일 구조와 달리 면적이 증가되지 않아 집적도 향상에도 기여할 수 있다.

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나노선 수직 적층은 개발된 ‘일괄 플라즈마 건식 식각 공정’ 방식을 통해 이뤄졌다. 이 공정은 고분자 중합체를 이용해 패턴이 형성될 영역에 미리 보호막을 친 뒤 등방성 건식 식각을 통해 나노선 구조를 형성하는 기술이다. 수직 적층 나노선 구조는 이 기술의 연속 작용을 통해 확보한 결과물이다.

기존보다 더 간단한 공정기술을 이용해 가장 많은 나노선 채널의 적층에 성공했기 때문에 비용절감 및 제작 시간 단축, 반도체 트랜지스터의 성능 향상으로 인한 상용화 등에 크게 기여할 것으로 예상된다.

연구팀은 건식 식각 공정 기술이 기존 방법보다 간단하고 안정적으로 수직 적층 실리콘나노선 구조 제작을 가능하게 함으로써 고성능 트랜지스터 개발에 응용 가능할 것이라고 밝혔다.

연구 결과는 나노 분야 학술지 ‘나노 레터스(Nano letters)’ 온라인판에 6일 게재됐다.