인텔이 반도체 칩을 구성하는 부분(칩렛)을 서로 다른 공정 기술로 설계·제조해 결합할 수 있게 만든 상호연결 표준 규격 ‘유니버설 칩렛 인터커넥트 익스프레스(UCIe)’ 적용 테스트 칩을 공개했다. 해당 칩은 ‘인텔 3’ 기반 UCIe IP 칩렛과 TSMC N3E 공정 기반 시놉시스 UCIe IP 칩렛을 내장형 멀티다이 인터커넥트 브리지(EMIB) 패키징 기술로 연결했다.

인텔은 19일(현지시간) 미국 캘리포니아주 산호세 컨벤션센터에서 ‘인텔 이노베이션’을 개최하고 UCIe 기반 테스트 칩 패키지를 선보였다. 인텔 파운드리 서비스와 TSMC의 3나노미터(㎚)급 공정 기술로 만든 칩렛을 UCIe 표준으로 연결하고 EMIB 기술로 패키징한 테스트 칩은 코드명 ‘파이크 크릭(Pike Creek)’이라는 이름으로 소개됐다.

팻 겔싱어 인텔 최고경영자(CEO)는 이날 기조연설에서 “칩렛 혁신은 무어의 법칙의 다음 물결을 일으킬 이정표”라며 여러 회원사가 UCIe 표준화 컨소시엄에 참여해 다양한 칩렛을 함께 쓸 수 있게 만들기 위한 개방형 생태계를 만드는 데 집중하고 있다고 밝혔다. 파이크 크릭 테스트 칩은 이러한 노력이 실물 반도체 칩을 만드는 것까지 이어졌음을 보여 준다.
 
UCIe는 다양한 반도체 설계·제조 업체가 만든 칩렛을 하나의 칩에 맞물려 작동할 수 있게 만들기 위해 마련된 칩렛 상호연결 표준 규격이다. 앞서 출범한 표준화 단체에서 작년에 규격을 발표했고 인텔 외에 알리바바, AMD, 구글클라우드, 메타, 마이크로소프트, 엔비디아, 퀄컴, 삼성전자, TSMC 등 이사사를 포함한 120개 업체가 표준화에 참여하고 있다.

겔싱어 CEO는 UCIe 테스트 칩을 선보이며 “개방형 표준이 반도체 IP 통합을 쉽게 만들면 무어의 법칙 다음 단계는 멀티 칩렛 패키지와 함께 도래할 것”이라고 말했다. 인텔은 이 기술 시연을 통해 TSMC, 시놉시스, 인텔 파운드리 서비스의 UCIe 기반 개방형 표준 기반 칩렛 생태계를 지원하겠다는 의지를 드러냈다.

무어의 법칙을 지속해 같은 면적에 더 많은 트랜지스터를 집적할 수 있다면 필요 성능이 점점 더 높아지는 인공지능(AI) 워크로드 처리 영역에서 더 다양한 문제를 빠르게 해결할 수 있게 된다. 인텔은 이미 AI 워크로드를 처리하는 여러 상용 프로세서를 출시했고 인텔 랩스 차원에서 ‘뉴로모픽 컴퓨팅’ 기술을 구현한 칩도 실험적으로 선보인 바 있다.
 
겔싱어 CEO는 이 기술을 데이터센터에서 교통 상황에 따른 배송 경로 설정이나 작업 할당과 같은 “도전적인 최적화 문제를 푸는 데 쓸 수 있다”고 언급했다. 이를 위한 인텔의 ‘로이히2’ 칩과 오픈소스 소프트웨어 ‘라바’가 소니반도체, 메르세데스벤츠, 샌디아내셔널랩스, 미국 공군 연구소와 해군 연구소, 텔레다인FLIR 등 200여개 조직에 시범 도입됐다.

인텔의 뉴로모픽 칩은 양자 컴퓨터를 위한 실리콘 기반 솔루션으로 개발되고 있다. 양자 컴퓨터가 실용화하면 대규모 슈퍼컴퓨터보다 특정 문제를 더 빠르게 해결하는 수단이 될 것으로 기대된다. 인텔은 상업적인 양자 컴퓨터 등장 시점은 10~15년 뒤에 올 것이라면서도 관련 기술을 개발하는 데 투자하고 있다.

인텔은 극자외선(EUV)과 다른 인텔 18A 공정 기술을 활용해 만든 12큐비트 칩 ‘터널 폴스(Tunnel Falls)’를 선보였다. 겔싱어 CEO는 이에 대해 “우리는 (반도체 칩을 제조하는 것과) 동일한 생산 공정을 사용해 큐비트를 만들고 있는 유일한 회사”라며 “이 칩의 큐비트(크기)는 50㎚×50㎚에 불과해 다른 큐비트 유형보다 100만분의1 수준으로 작다”고 말했다.

인텔은 지난 6월 터널 폴스 칩을 처음 공개하면서 이를 양자 연구 커뮤니티에 제공하겠다고 발표했다. 메릴랜드대학교 칼리지파크 큐비트 공동연구소(LQC) 내 물리과학학연구소(LPS)와 협력하고 샌디아국립연구소, 로체스터대학교, 위스콘신매디슨대학교 등 컴퓨팅 파운드리용 큐비트(QCF) 프로그램 참여 대학과 연구소에 터널 폴스를 이용하게 하고 있다.