[편집자주] ‘반도체는 어렵다’는 말에 공감하는가? 그럼 질문에서 시작해 보자. 반도체란 무엇인가, 어디서 반도체가 쓰이는가, 정말 반도체가 필요한가, 그렇다면 유망 받는 반도체가 있는가. 함께 이 질문들의 해답을 찾아보자. 반도체 ‘칩(Chip)’에 대해 질문(Question)을 던지면서.
 
반도체 기업들의 기술 경쟁이 점차 치열해지고 있다. ‘세계 최초’, ‘최고층’ 수식어를 단 최신 반도체를 쉴 틈 없이 시장에 내놓으면서다. 기업들은 저마다 대대적인 투자로 차세대 기술을 확보하며 혁신을 이어가고 있다.
 
국내에서 삼성전자, SK하이닉스는 물론 해외 경쟁사까지 글로벌 반도체 시장에 출사표를 내던지며 반도체 파이(Pie) 경쟁이 펼쳐지는 양상이다. 결국 최신 기술을 누가 먼저 온전히 확보하느냐에 따라 반도체 시장에서의 우위가 갈릴 전망이다.
 
메모리 시장은 D램과 낸드 시장에서 각각 다른 구도로 경쟁이 이뤄지고 있다. 먼저 D램은 삼성전자와 SK하이닉스, 마이크론이 3파전을 벌이고 있다. 미세공정에 있어 현재 삼성전자와 SK하이닉스, 마이크론 모두 10나노급 5세대(1b)까지 기술 개발이 이뤄졌다. D램은 10나노대부터는 세대별로 제품을 구분하는데, 10나노급 5세대는 실제로 12나노 수준을 의미한다.
 
그 가운데 마이크론이 작년 11월 5세대 제품을 양산하겠다고 선언하며 가장 먼저 발을 뗐다. 이후 삼성전자와 SK하이닉스가 올해 5월 양산에 돌입했다. 마이크론이 최초 5세대 D램을 양산하긴 했지만, 업계는 마이크론 5세대 D램이 12나노가 아닌 13나노 수준일 것으로 보고 있다.
 
향후 D램 시장은 6세대(1c)인 11나노 수준 D램으로 경쟁이 더 치열해질 전망이다. 실제 삼성전자는 이미 6세대 개발을 시작했다. 지난달 열린 삼성 메모리 테크 데이 2023에서 “차세대 11나노급 D램을 업계 최대 수준의 집적도를 목표로 개발 중”이라고 밝혔다. 마이크론도 2025년부터 6세대 10나노급 D램을 생산한다는 계획이다. SK하이닉스 역시 5세대, 6세대부터 극자외선(EUV) 노광장비 적용을 점차 늘린다고 밝힌 바 있다.
 
반면 낸드는 4~5개 기업이 비교적 고른 점유율을 유지하고 있다. 앞선 3개사 외 웨스턴디지털, 키옥시아 등이 있다. 이들은 더 높게 셀(Cell)을 쌓아 올리는 기술 개발에 집중하고 있다. 현재 세계 최고층 낸드는 SK하이닉스가 지난 8월 ‘플래시 메모리 서밋 2023’에서 공개한 321단 1테라비트(Tb) 트리플레벨셀(TLC) 4D 낸드다. 당시 회사는 개발 단계의 샘플을 전시했다. 제품 완성도를 높여 2025년 상반기부터 양산한다는 계획이다.
 
삼성전자는 작년 11월 1Tb 8세대 수직적층(V)낸드를 양산하기 시작했다. 이 제품 역시 셀 하나당 3개의 정보를 저장하는 TLC 방식으로 구체적인 적층 단수를 밝히진 않았다. 이어 내년에는 더블 스택(Double Stack) 구조를 구현할 수 있는 최고 단수를 개발해 9세대 V낸드를 양산한다는 목표다. 2030년까지는 1000단 V낸드를 개발한다.
   
파운드리(반도체 위탁생산) 시장은 새로운 경쟁자의 진입으로 기술 확보가 더 절실해졌다. 기존 삼성전자와 대만 TSMC의 양강 체제를 이어왔지만, 인텔에 이어 최근 일본 라피더스까지 파운드리 경쟁에 뛰어들겠다고 선언하면서다.
 
현재 파운드리 기술 경쟁은 3나노에 머물러 있다. 삼성전자와 TSMC는 이미 3나노 기반 양산을 개시했다. 양사는 3나노 수율(생산품 중 완성품의 비율)을 끌어올리는 동시에 고객사를 확보하는 데 주력하고 있다. 아직 4나노 수율도 개선하는 상황으로 결국 수율을 높여 수주를 확대하는 게 관건인 상황이다. 삼성전자와 TSMC의 3나노 수율은 각각 50%, 55% 수준으로 알려졌다. 다만 양사는 2025년 2나노를 양산할 전망이다.
 
여기에 파운드리 재진출을 선언한 인텔과 일본 라피더스까지 기술 경쟁에 뛰어들었다. 라피더스는 도요타, 키옥시아, 소니 등 일본의 대표적인 대기업 8곳이 지난해 11월 첨단 반도체 국산화를 위해 설립한 회사다. 3나노를 건너뛰고 2025년 바로 2나노부터 시험 생산에 들어갈 예정이다. 이어 2027년 양산을 시작한다.
 
인텔도 후발주자로서 기술 확보를 위해 속도를 내고 있다. 지난 9월 연례 개발자 행사 ‘인텔 이노베이션 2023’에서 1.8나노급인 18옹스트롬(A) 공정 반도체 웨이퍼 시제품을 공개했다. 이는 현재 삼성전자와 TSMC가 양산하고 있는 3나노 대비 앞선 것이다. 여기에 더해 인텔은 올해 말 3나노 양산에 이어 내년 1분기 첫 1.8나노 웨이퍼를 생산라인에 투입하겠다는 계획이다. 본격적인 양산 시점은 2025년이다.
 
*알아야 할 기본 용어*

10나노급 D램 = 1세대(1x), 2세대(1y), 3세대(1z), 4세대(1a), 5세대(1b) 등으로 표기. 18나노(1세대)부터 시작됨. 세대를 거듭할수록 나노 수치가 더 작아지고, D램 회로 선폭이 좁아지는 걸 의미.
 
트리플레벨셀(TLC·Triple Level Cell) = 한 개의 셀(Cell)에 3개의 정보(비트 단위)를 저장하는 규격. 낸드는 한 개의 셀에 몇 개의 정보를 저장하느냐에 따라 규격이 나뉨. 1개는 싱글레벨셀(SLC·Single Level Cell), 2개는 멀티레벨셀(MLC·Multi Level Cell), 4개는 쿼드러플레벨셀(QLC·Quadruple Level Cell), 5개는 펜타레벨셀(PLC·Penta Level Cell) 등으로 지칭. 정보 저장량이 늘수록 같은 면적에 더 많은 데이터를 저장할 수 있음.
 
옹스트롬(A·Angstrom) = 인텔이 반도체 선단공정에서 사용하기 위해 자체적으로 만든 단위. 일반적인 나노미터(㎚·1㎚는 10억분의 1m) 대신 사용. 1A는 0.1㎚에 해당.